Papers - TERAUCHI Mamoru
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A Test Circuit for Evaluating Characteristics Mismatch in Metal-Oxide- Semiconductor Field- Effect Transistor Pairs by Estimating Conductance Variation through Voltage Measurement Reviewed
Mamoru Terauchi, Kazuo Terada
Japanese Journal of Applied Physics 47 4480 - 4486 2008.6
Joint Work
Authorship：Lead author
同一寸法で設計されたMOSFET対の電気的特性(特に飽和領域で動作している場合の特性)の違いを、電圧測定によって調べる新たなテスト回路を提案し、それを利用したMOSFETの特性ばらつき評価手法を、回路シミュレーションを通じて解析した。また、提案テスト回路のLSI製造プロセスモニタリングへの適用可能性についても議論した。
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Impact of Substrate Bias on Fixed-Pattern- Noise in Active Pixel Sensor Cells Reviewed
Mamoru Terauchi
Japanese Journal of Applied Physics 46 7303 - 7305 2007.11
Single Work
Authorship：Lead author
アクティブピクセルセンサ(APS)における固定パターン雑音(FPN)に対する基板(ボディ)バイアスの影響を研究した。同一のウェル領域内に配置された二つの金属酸化物半導体電界効果トランジスタ(MOSFET)を直列に接続したテストデバイスを測定することにより、従来技術に係るAPSセルを用いた通常の回路方式においては不可避であるところの有限の大きさを有する基板バイアスが、APSセルに含まれるソースフォロワアンプの特性ゆらぎを悪化させ、相関二重サンプリングなどの従来技術に係る補正方法によっては改善され得ない性質を有するFPNを引き起こすことを明らかにした。さらに、MOSFETのゲートとドレインとを接続することによって実現される対数変換回路の電流電圧特性も、基板バイアスの影響を受け、基板バイアスがゼロの場合と比較して特性ばらつきが増大することも明らかにした。
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Feasibility Study of a Novel Four Transistor Silicon-on-Insulator Static Random Access Memory Cell Utilizing Partial Trench Isolation Reviewed
Mamoru Terauchi
Japanese Journal of Applied Physics 46 5136 - 5138 2007.8
Single Work
Authorship：Lead author
0.5 V動作を志向し、薄膜SOI(Silicon-On- Insulator)基板上に作成した四つの薄膜SOI金属酸化物半導体電界効果トランジスタ(MOSFET)からなる新規スタティックランダムアクセスメモリ(SRAM)を提案する。本研究に係る新規SRAMにおいては、対向接続されたトランジスタ対のボディ領域が負荷抵抗として利用される。各SRAMセルをワード線に接続しているトランスファーMOSFETはダイナミックスレッショルドMOSFET(DTMOS)である。部分トレンチ分離法を用いることにより、本研究に係るSRAMセルにおいては、ボディコンタクトを実現するための特殊なゲート電極形状が廃されている。回路解析機能を有するデバイスシミュレータを利用することによって、本研究において提案されたSRAMセルが0.5 Vという低電圧で正常に動作することが明らかになった。
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Impact of Forward Substrate Bias on Threshold Voltage Fluctuation in Metal- Oxide-Semiconductor Field-Effect Transistors Reviewed
Mamoru Terauchi
Japanese Journal of Applied Physics 46 4105 - 4107 2007.7
Single Work
Authorship：Lead author
金属酸化物半導体電界効果トランジスタ(MOSFET)の閾値電圧(Vth)に対する順方向基板(ボディ)バイアス電圧の影響及びそのデバイスパラメータ(ゲート長、基板不純物濃度、ゲート酸化膜厚など)依存性を、チャージシェアリングモデルを用いて検討した。0.5 Vの順方向基板バイアス電圧を印加することによって、100 nm以下のゲート長を有するデバイスにおいて、Vthゆらぎが最大20 %も抑制され、Vthのデバイスパラメータに対する感度を低下させることが可能であることが示された。さらに、順方向基板バイアス電圧によるVthゆらぎ抑制効果を例示する実測結果も示した。
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A Wide-Dynamic Range Photodiode-Type Active Pixel Sensor Cell with Seamlessly Combined Logarithmic-Linear- Logarithmic Response Reviewed
Atsushi Hamasaki, Mamoru Terauchi, Kenju Horii
Japanese Journal of Applied Physics 46 4051 - 4054 2007.7
Joint Work
連続的に切り替わる対数－線型－対数応答を有する広ダイナミックレンジフォトダイオード(PD)型アクティブピクセルセンサ(APS)セルを初めて提案し、その動作を回路シミュレーションによって確認した。提案したAPSセルは、従来技術に係る３トランジスタ(3Tr)型PD APSセルに対して、そのリセットMOSFET(金属酸化物半導体電界効果トランジスタ)に並列に、二つの付加的なMOSFETを有している。以前に提案した動作方式を利用することにより、今回提案した5Tr型PD APSセルが連続的に切り替わる対数－線型－対数応答を有することが示された。
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Temperature Dependence of the Subthreshold Characteristics of Dynamic Threshold Metal-Oxide- Semiconductor Field-Effect Transistors and Its Application to an Absolute-Temperature Sensing Scheme for Low-Voltage Operation Reviewed
Mamoru Terauchi
Japanese Journal of Applied Physics 46 4102 - 4104 2007.7
Single Work
Authorship：Lead author
ダイナミックスレッショルド金属酸化物半導体電界効果トランジスタ(DTMOS)のサブスレッショルド領域での電圧電流特性の温度依存性に基づく絶対温度検出方法を提案する。この提案方法は、0.5 Vより大きな電圧や、初期較正を必要としない。この方法は、SOI(Silicon-On-Insulator)基板を用いるSOI技術に基づくSOI回路に適しているが、通常のバルク基板を用いるMOSデバイスに対しても容易に適用することが可能であり、バルクMOSデバイスを用いた絶対温度測定の実測結果も示した。
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連続的に切り替わる線形－対数応答特性を有するフォトダイオード型4-Trアクティブピクセルセンサセル Reviewed
浜崎 淳、寺内 衛、堀居賢樹
映像情報メディア学会誌 60 ( 7 ) 1111 - 1113 2006.7
Joint Work
連続的に切り替わる線形－対数応答特性を有するフォトダイオード型4-Trアクティブピクセルセンサセルの提案とシミュレーションによる性能予測。適切に選択したバイアス電圧でリセットトランジスタを弱反転状態にバイアスすることにより、線型応答→対数応答へ自動的に特性を変化させられることを見いだした。
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A Novel Operation Scheme for Realizing Combined Linear- Logarithmic Response in Photodiode-Type Active Pixel Sensor Cells Reviewed
Atsushi Hamasaki, Mamoru Terauchi, Kenju Horii
Japanese Journal of Applied Physics 45 3326 - 3329 2006.4
Joint Work
連続した線型－対数応答を有するフォトダイオード(PD)型アクティブピクセルセンサ(APS)セルを提案する。3トランジスタ(3Tr)型PD APSセルにおいて、適切に選択されたバイアス電圧によってリセットトランジスタを弱反転領域で動作させることにより、従来技術に係る3Tr PD APSセルが、連続的に接続された線型－対数応答を示すことをシミュレーションにより明らかにした。従来技術に係るAPSセルの線型応答領域におけるダイナミックレンジ拡大手法についても言及している。
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A Novel Operation Scheme for Realizing Combined Linear- Logarithmic Response in Photodiode- Type Active Pixel Sensor Cells Reviewed
Atsushi Hamasaki, Mamoru Terauchi, Kenju Horii
Extended Abstracts of the 2005 International Conference on Solid-State Devices and Materials 666 - 667 2005.9
Joint Work
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Selectable Logarithmic/Linear Response Active Pixel Sensor Cell with Reduced Fixed-Pattern- Noise Based on Dynamic Threshold MOS Operation Reviewed
Mamoru Terauchi, Atsushi Hamasaki, Arinori Suketa
Japanese Journal of Applied Physics 44 2347 - 2350 2005.4
Joint Work
Authorship：Lead author
従来技術に係る素子に比べてより低い固定パターン雑音(FPN)を有する、線型／対数応答のいずれかを選択可能なアクティブピクセルセンサ(APS)セルを提案する。このAPSセルは、四つのダイナミックスレッショルド金属酸化物半導体電界効果トランジスタ(DTMOS)より構成されている。DTMOSは、従来の金属酸化物半導体電界効果トランジスタ(MOSFET)と比較して、本質的に特性ゆらぎが小さいが、それはチャージシェアリングモデルによって説明されうる。よって、提案されたAPSセルは、対数応答領域において、従来技術に係る対数応答APSセルよりも、外部に雑音低減回路が無い場合においても低いFPNを有することになる。提案されたAPSセルによるFPN低減を、実デバイスの読み出し回路を模したテスト回路を測定することによって確認した。
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A Selectable Logarithmic / Linear Response Active Pixel Sensor Cell with Reduced Fixed-Pattern- Noise Based on DTMOS Operation Reviewed
Mamoru Terauchi, Atsushi Hamasaki, Arinori Suketa
Extended Abstracts of the 2004 International Conference on Solid-State Devices and Materials 504 - 505 2004.9
Joint Work
Authorship：Lead author
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SOI SRAM / DRAM Cells for 0.5 V Operation Reviewed
Mamoru Terauchi
Japanese Journal of Applied Physics 43 2160 - 2165 2004.4
Single Work
Authorship：Lead author
SOI(Silicon-On-Insulator)基板を用いて作成された、共に低電圧動作が可能な、4トランジスタから構成されるスタティックランダムアクセスメモリ(4T SRAM)及びダイナミックランダムアクセスメモリ(DRAM)ゲインセルが記述される。双方のセルは、部分空乏型SOI金属酸化物半導体電界効果トランジスタ(MOSFET)のボディ領域を積極的に活用したものである。4T SRAMセルでは、H字型のゲート電極を有するSOI MOSFETのボディ領域が、提案したSRAMセルにおけるインバータ対の負荷抵抗として用いられており、その抵抗値は、MOSFET本体の閾値電圧とは独立に制御されうる。シミュレーションの結果、提案した4T SRAMの電源電圧0.5 Vでの安定動作が示された。SOI DRAMゲインセルは、p型チャネル接合型電界効果トランジスタ(JFET)とn型チャネルMOSFETから構成されており、MOSFETのソース拡散層がJFETのゲート拡散層を兼ねているものである。このJFETのゲート接合容量に信号電荷が蓄えられ、そのソース－ドレイン間コンダクタンスを変調する。シミュレーションの結果、提案したSOI DRAMゲインセルが0.5 Vの電源電圧下で正常動作することが確認された。
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A Novel Photodiode- Type Active Pixel Sensor Utilizing DTMOS with Reduced Fixed-Pattern Noise Reviewed
Mamoru Terauchi
Technical Digest of 2003 IEEE International SOI Conference 57 - 58 2003.10
Single Work
Authorship：Lead author
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SOI SRAM / DRAM Cells for 0.5 Volt Operation Reviewed
Mamoru Terauchi
Extended Abstracts of the 2003 International Conference on Solid-State Devices and Materials 620 - 621 2003.9
Single Work
Authorship：Lead author
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A 'Self-Body- Biased' SOI MOSFET: A Novel Body-Voltage- Controlled SOI MOSFET for Low Voltage Applications Reviewed
Mamoru Terauchi, Shichio Funakoshi
Japanese Journal of Applied Physics 42 2014 - 2019 2003.4
Joint Work
Authorship：Lead author
新たなボディポテンシャル制御方式を利用したSOI(Silicon-On-Insulator)金属酸化物半導体電界効果トランジスタ(MOSFET)を提案し、その特性をシミュレーションによって検討した。その“オン”状態では、ボディポテンシャルはゲート空乏層によって外部のボディ端子から電気的に分離され、ドレイン電圧とドレイン電流とによって自動的に制御される。このような新しい構造によって、バルク基板を用いた同等のMOSFETに対して、30%以上の電流駆動力増大が実現されうることがシミュレーションから予測された。ミックストモードシミュレーションにより、提案したデバイスによって構成されたCMOSインバータは、バルクCMOSインバータと比較して、より短い伝播遅延を有することが明らかになった。さらに、シミュレーションにより、提案したデバイスにおいては、通常の部分空乏型SOIデバイスに特有の、伝播遅延の履歴効果が無いことが明らかになった。これは、提案したデバイスが“オフ”状態では、通常のボディ固定部分空乏型SOIデバイスと全く等価であり、履歴効果の主因である過剰な多数キャリアを、“オフ”状態になるたびにボディ端子から掃き出すことが可能であるためである。
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A Logic-Process- Compatible SOI DRAM Gain Cell Operating at 0.5 Volt Reviewed
Mamoru Terauchi
Technical Digest of 2002 IEEE International SOI Conference 86 - 87 2002.10
Single Work
Authorship：Lead author
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'History Effect'- Free Operation of 'SBB' SOI MOSFETs Reviewed
Mamoru Terauchi, Shichio Funakoshi
Extended Abstract of 2002 International Conference on Solid-State Devices and Materials 596 - 597 2002.9
Joint Work
Authorship：Lead author
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Threshold Voltage Fluctuation Analysis in Dynamic Threshold MOSFET Based on Charge-Sharing Reviewed
Mamoru Terauchi
Technical Digest of 2001 IEEE International SOI Conference 53 - 54 2001.10
Single Work
Authorship：Lead author
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A Novel 4T SRAM Cell Utilizing 'Self-Body- Biased' SOI MOSFET Structure Operating at 0.5 Volt Reviewed
Mamoru Terauchi
Technical Digest of 2000 IEEE International SOI Conference 108 - 109 2000.10
Single Work
Authorship：Lead author
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Design Guideline and Performance Prediction of 'SBB' SOI MOSFETs Reviewed
Shichio Funakoshi, Mamoru Terauchi
Technical Digest of 2000 IEEE International SOI Conference 52 - 53 2000.10
Joint Work