論文 - 寺内 衛
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'Self-Body- Biased' SOI MOSFET through 'Depletion Isolation Effect' 査読あり
Mamoru Terauchi, Kazuo Terada
Technical Digest of 1999 International SOI Conference 36 - 37 1999年10月
共著
担当区分：筆頭著者
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The Effect of Ion Implantation on the Gate Oxide Integrity of SOI Wafers 査読あり
Terauchi, Samata, Kubota, Yoshimi
Technical Digest of 1998 International SOI Conference 125 - 126 1998年10月
共著
担当区分：筆頭著者
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Evaluation of 0.3 micron Poly-Silicon CMOS Circuits for Intelligent Power IC Application 査読あり
Tomoko Matsudai, Mamoru Terauchi, Makoto Yoshimi, Norio Yasuhara, Yukihiro Ushiku, Akio Nakagawa
Japanese Journal of Applied Physics 37 1103 - 1106 1998年4月
共著
インテリジェントパワーIC向け0.3ミクロンポリシリコン薄膜トランジスタによるCMOS回路の提案とその実証。0.3ミクロンポリシリコン薄膜トランジスタを試作し、その電圧電流特性を測定した。
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'Depletion Isolation Effect' of Surrounding Gate Transistors 査読あり
Mamoru Terauchi, Akihiro Nitayama, Naoyuki Shigyo, Fumio Horiguchi
IEEE Transactions on Electron Devices 44 2303 - 2305 1997年12月
共著
担当区分：筆頭著者
0.5 micron以下の大きさを有する取り巻きゲート型金属酸化物半導体電界効果トランジスタ(SGT)を作成し、その電圧電流特性を研究した。シリコン柱が完全には空乏化していないSGT(例えば、0.6 micron SGT)においても、シリコン柱の下部拡散層をドレインとして用い、充分に高い電圧を印加することによって、完全空乏型SOI(Silicon-On-Insulator)デバイスに特有の理想的な電圧電流特性(例えば、室温で60 mV/dec.に迫る程の理想的なサブスレッショルド係数、基板バイアス電圧に依存しない閾値電圧など)が観測された(空乏分離効果)。
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Advantage of SOI Technology in Low Voltage ULSIs 査読あり
M. Yoshimi, S. Kawanaka, T. Yamada, M. Terauchi, T. Shino, T. Fuse, Y. Oowaki, S. Watanabe
SPIE Microelectronic Device Technology 3212 178 - 187 1997年10月
共著
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An Ultra Low Voltage SOI CMOS Pass-Gate Logic 査読あり
Fuse, Oowaki, Terauchi, Watanabe, Yoshimi, Oouchi, Matsunaga
IEICE Transactions on Electronics E80-C 472 - 477 1997年10月
共著
SOI MOSFETによる超低電圧動作パスゲート論理回路の提案とその実証。素子試作を行ない、0.5 V動作を確認した。
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Evaluation of 0.3 mm Poly-Silicon CMOS Circuits for Intelligent Power IC Application 査読あり
Tomoko Matsudai, Mamoru Terauchi, Makoto Yoshimi, Norio Yasuhara, Yukihiro Ushiku, Akio Nakagawa
Extended Abstracts of the 1997 International Conference on Solid-State Devices and Materials 378 - 379 1997年9月
共著
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Suppression of the Floating-Body Effect in SOI MOSFETs by Bandgap Engineering Method Using a Si1-xGex Source Structure 査読あり
Yoshimi, Terauchi, Nishiyama, Arisumi, Matsuzawa, Shigyo, Takeno, Tomita, Suzuki, Ushiku, Tango
IEEE Transactions on Electron Devices 44 423 - 430 1997年3月
共著
SOI MOSFETにおける基板浮遊効果を抑制するバンドギャップエンジニアリングの提唱とSiGeソース/ドレイン構造による実証。
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A 0.5V 200Mhz 1-stage 32b ALU using a body bias controlled SOI Pass-Gate Logic 査読あり
Fuse, Oowaki, Yamada, Kamoshida, Oota, Shino, Kawanaka, Terauchi, Yoshida, Matsubara, et al.
Technical Digest of 1997 IEEE International Solid-State Circuits Conference 286 - 287 1997年2月
共著
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The Impact of the Floating-Body Effect Suppression on SOI Integrated Circuits 査読あり
Mamoru Terauchi, Akira Nishiyama, Tomohisa Mizuno, Makoto Yoshimi, Shigeyoshi Watanabe
Technical Digest of 1996 IEEE International Electron Devices Meeting 855 - 858 1996年12月
共著
担当区分：筆頭著者
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Analysis of Floating-Body-Induced Leakage Current in 0.15 micron SOI DRAM 査読あり
Mamoru Terauchi, Makoto Yoshimi
Technical Digest of 1996 IEEE International SOI Conference 138 - 139 1996年10月
共著
担当区分：筆頭著者
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Reduction of the Floating-Body Effect in SOI-MOSFETs by the Bandgap Engineering Method 査読あり
Yoshimi, NIshiyama, Arisumi, Terauchi, Matsuzawa, Shigyo
Proceedings of 7th International Symposium on Silicon-On-Insulator Technology and Devices 231 - 236 1996年10月
共著
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Advantages of Low Voltage Applications and Issues to be Solved in SOI Technology 査読あり
Yoshimi, Terauchi, Nishiyama, Numano, Kubota, Watanabe, Tango
Technical Digest of 1996 IEEE International SOI Conference 4 - 5 1996年10月
共著
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Analysis of Si-Ge Source Structure in 0.15 micron SOI MOSFETs Using Two Dimensional Device Simulation 査読あり
Arisumi, Matsuzawa, Shigyo, Terauchi, Nishiyama, Yoshimi
Japanese Journal of Applied Physics 35 992 - 995 1996年4月
共著
SOI MOSFETにおいて基板浮遊効果を抑制するためのSiGeソース/ドレイン構造に関するシミュレーションによる考察。
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Formation of SiGe Source/Drain Using Ge Implantation for Floating-Body Effect Resistant SOI MOSFETs 査読あり
Nishiyama, Arisumi, Terauchi, Takeno, Suzuki, Takakuwa, Yoshimi
Japanese Journal of Applied Physics 35 954 - 959 1996年4月
共著
SOI MOSFETにおいて基板浮遊効果を抑制するためのSiGeソース/ドレイン形成に関する実験的検証。
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0.5V SOI CMOS Pass-Gate Logic 査読あり
Fuse, Oowaki, Terauchi, Watanabe, Yoshimi, Oouchi, Matsunaga
Digest of Technical Papers, 1996 IEEE International Solid-State Circuits Conference 88 - 89 1996年2月
共著
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Bandgap Engineering Technology for Suppressing the Floating-Body-Effect in 0.15 mm SOI-MOSFET 査読あり
Yoshimi, Nishiyama, Terauchi, Arisumi, Murakoshi, Ushiku, Takeno, Suzuki
Technical Digest of 1995 IEEE International SOI Conference 80 - 81 1995年12月
共著
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Formation of SiGe Source/Drain Using Ge Implantation for Floating-Body Effect Resistant SOI MOSFETs 査読あり
Nishiyama, Arisumi, Terauchi, Yoshimi, Takeno, Suzuki
Extended Abstracts of the 1995 International Conference on Solid State Devices and Materials 545 - 547 1995年9月
共著
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Analysis of Si-Ge Source Structure in 0.15 micron SOI MOSFETs Using Two-Dimensional Device Simulation 査読あり
Arisumi, Matsuzawa, Shigyo, Terauchi, Nishiyama, Yoshimi
Extended Abstracts of the 1995 International Conference on Solid State Devices and Materials 860 - 862 1995年9月
共著
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Suppression of the Floating-Body Effects in SOI MOSFETs by Bandgap Engineering 査読あり
Mamoru Terauchi, Makoto Yoshimi, Atsushi Murakoshi, Yukihiro Ushiku
Digest of Technical Papers, 1995 Symposium on VLSI Technology 35 - 36 1995年6月
共著
担当区分：筆頭著者