産業財産権 - 寺内　衛

半導体装置及びその製造方法

吉見 信、寺内 衛、稲葉 聡、執行直之、松澤一也、村越 篤、松下嘉明、西山 彰、有隅 修、青木正身、安武ひとみ、尾崎 徹、浜本毅司、石橋 裕

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特許番号/登録番号：特許第4047098号

出願国：国内  

　本発明は狭バンドギャップ領域を第１又は第２の主電極領域の少なくとも一方に具備したMOSFET等の絶縁ゲート型トランジスタ、及びこの絶縁ゲート型トランジスタを用いた集積回路等の半導体装置の構造及びその製造方法を提供することを特徴とする。

Light-emitting element and method of fabrication thereof

G.Hatakoshi, H.Fujimoto, M.Terauchi

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特許番号/登録番号：U.S.Patent 6,835,963

出願国：外国  

　本発明は、以下のような特徴を有する発光素子を実現する：窒化化合物半導体よりなる発光部分、及び、前記発光部分より発せられた光をその波長よりも小さな形状に変換し、かつ前記形状のまま光を出力する第一波面コンバータ、を有する発光素子。前記第一波面コンバータは、前記発光部分から発生された光の波長よりも小さい直径を有する微小開口部を有している。出力光が、この微小開口部を通じて外部に放出されるエヴァネッセント光を構成するようにされる場合には、極めて小さな光のスポットを得ることが可能である。また、本発明は、発光層及び前記発光層に電流を供給する一対の電極より構成される多層構造を有し、出力光が前記多層構造の最上部から放出され、前記一対の電極が前記発光表面から前記発光層側に掘り込まれているような表面発光型の発光素子にも関する。このような構造を取ることにより、前記発光表面を照射される物体に対して極めて近接させることが可能となる。前記発光部分から発せられる光を利用することにより、前記微小開口部が、自己整合的に開口されうる。結果として、本発明によって、光ディスクなどと共に用いるのに適したビーム特性を有する発光素子及びその製造方法が提供される。

発光素子

藤本英俊、波多腰玄一、寺内　衛

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特許番号/登録番号：特許第3559453号

出願国：国内  

　本発明の骨子は、短波長発光素子に波面変換部を集積させて設けることにより、光ディスク・システム等に使用できる良好なビーム特性の実現を可能とすることにある。すなわち、本発明の発光素子は、窒化物半導体からなる発光部と、前記発光部から放出される光の放射形状を、その波長よりも小さい放射形状に変換し 出力光として放出する第１の波面変換部と、を備えたことを特徴とする。

Light emitting element and method of fabrication thereof

G.Hatakoshi, H.Fujimoto, M.Terauchi

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特許番号/登録番号：U.S.Patent 6,611,003

出願国：外国  

　本発明は、以下のような特徴を有する発光素子を実現する：窒化化合物半導体よりなる発光部分、及び、前記発光部分より発せられた光をその波長よりも小さな形状に変換し、かつ前記形状のまま光を出力する第一波面コンバータ、を有する発光素子。前記第一波面コンバータは、前記発光部分から発生された光の波長よりも小さい直径を有する微小開口部を有している。出力光が、この微小開口部を通じて外部に放出されるエヴァネッセント光を構成するようにされる場合には、極めて小さな光のスポットを得ることが可能である。また、本発明は、発光層及び前記発光層に電流を供給する一対の電極より構成される多層構造を有し、出力光が前記多層構造の最上部から放出され、前記一対の電極が前記発光表面から前記発光層側に掘り込まれているような表面発光型の発光素子にも関する。このような構造を取ることにより、前記発光表面を照射される物体に対して極めて近接させることが可能となる。前記発光部分から発せられる光を利用することにより、前記微小開口部が、自己整合的に開口されうる。結果として、本発明によって、光ディスクなどと共に用いるのに適したビーム特性を有する発光素子及びその製造方法が提供される。

半導体装置およびその製造方法

寺内　衛、上國料　学

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特許番号/登録番号：特許第3431353号

出願国：国内  

　本発明は、リーク電流が発生し難く且つ製造コストが安価な半導体装置およびその製造方法を提供することを目的とする。第１の発明に係る半導体装置は、半導体基板上に誘電体層および半導体層を形成してなる複合基板に電界効果トランジスタを設けた半導体装置であって、前記半 導体層に形成された、第１導電型のソース・ドレイン領域を有する電界効果トランジスタが形成された複数の素子領域と、前記半導体層に形成された、前記複数 の素子領域を分離するための素子分離領域と、前記素子領域の外縁部周辺の膜厚が薄い領域に形成された、第２導電型の不純物が添加された、第２導電型の第１不純物領域と、前記半導体基板の表面近傍のうち、前記第１不純物領域および前記素子分離領域に覆われた領域に、前記第１不純物領域の前記ソース・ドレイン領域との境界部と平面位置が一致する周縁部を有するように形成された、第２導電型の第２不純物領域と、を備えたことを特徴とする。

半導体装置

牛久幸広、水野智久、吉見　信、寺内　衛、川中　繁

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特許番号/登録番号：特許第3378414号

出願国：国内  

　パンチスルー現象による短チャネル効果を抑制することができると共に、素子特性を向上させることができる半導体装置を提供することを目的とする。本発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面および側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域およびドレイン領域とを具備し、前記ドレイン領域の側部に絶縁膜を介して一定電位に保持され た電極が形成され、前記凸形状の素子領域の幅Ｗが以下の式（Ｉ）を満足することを特徴とする半導体装置を提供する。
Ｗ≦２√２（εS・φF／ｑ・Ｎsub）1/2…（Ｉ）
（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／cm）、およびＮsubは半導体基板の不純物濃度（cm-3）である。）


半導体装置

吉見 信、寺内 衛、稲葉 聡、執行直之、松澤一也、村越 篤、松下嘉明、西山 彰、有隅 修、青木正身、川口谷ひとみ、尾崎 徹、浜本毅司、石橋 裕

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特許番号/登録番号：特許第3361922号

出願国：国内  

　本発明の主目的は、SOI MOSFETやSOI MOS DRAM等の絶縁ゲート型半導体装置のチャンネル領域がフローティングになる効果、すなわち基板浮遊効果を抑制することである。より具体的には、チャンネル領域を構成する半導体よりも禁制帯幅の狭い半導体からなる領域（狭バンドギャップ領域）を主電極領域の内部又は主電極領域に近接したMOSFETやMOS DRAM等の絶縁ゲート型半導体装置の新規な構造とその製造方法を提供することにより、ドレイン耐圧の向上とリーク電流の低減を同時に実現することである。

半導体装置の製造方法

寺内　衛

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特許番号/登録番号：特許第3241914号

出願国：国内  

　本発明に係わる半導体装置の製造方法は、半導体基板上に形成された誘電体層と、この誘電体層上に形成された半導体層と、この半導体層に形成された複数の素 子領域と、前記半導体層中の前記素子領域の間の領域に設けられた素子分離領域と、前記誘電体層を介して前記素子分離領域と対向するように前記半導体基板内 に選択的に設けられた導電領域と、前記半導体層の前記素子領域上に絶縁膜を介して形成されたゲート電極とを備えた半導体装置の製造方法であって、前記半導 体層および前記誘電体層を介して前記半導体基板に対するイオン注入を行うことにより、前記素子分離領域を形成するための不純物導入と前記導電領域を形成するための不純物導入とを同時に行うことを特徴とする。

半導体装置および半導体集積回路装置

寺内　衛、稗田克彦

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特許番号/登録番号：特許第3230846号

出願国：国内  

　本発明の第１では、半導体基板表面に形成された溝によって分離された半導体柱状突起の頂部と、下部とに、拡散層を形成し、該半導体柱状突起の側壁にゲート 電極を形成したＳＧＴ構造のトランジスタにおいて、基板と半導体柱状突起との境界部分近傍は、該半導体柱状突起と同一導電型低濃度の領域で構成され、該境界部分のコーナー部を覆うように形成される下部拡散層が該低濃度領域内に配設されるようにし、この低濃度領域に、前記下部拡散層とは異なる電位が印加され たとき、空乏層の伸びによって基板と柱状突起とが完全に分離されるように構成している。

Method for manufacturing a lateral bipolar transistor

T.Shino, T.Yamada, M.Yoshimi, S.Kawanaka, H.Nii, K.Inoh, T.Fuse, S.Yoshitomi, M.Terauchi

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特許番号/登録番号：U.S.Patent 6,174,779

出願国：外国  

　本発明に従って、エミッタ部、ベース部、リンクベース部などを有する横方向バイポーラトランジスタが、部分的に重なりを有する二つのマスクパターンを用いることによって、マスクの側壁を利用して自己整合的に製造される。従って、前記領域群の位置的関係は、リソグラフィー工程でのマスク合わせの精度に依存すること無く、精密に制御されうる。よって、本発明に係る横方向バイポーラトランジスタにおいては、前記ベース部における寄生抵抗及び前記エミッタ部と前記ベース部との間の寄生接合容量が低減され、かつ、前記リンクベース部長、前記エミッタ－ベース接合長、及び、前記エミッタ部とコレクタ部との相対位置のゆらぎによって引き起こされる特性ゆらぎが緩和されており、高い再現性を有して製造されうる。

Semiconductor device having element isolation

M.Terauchi, M.Kamikokuryo

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特許番号/登録番号：U.S.Patent 6,060,751

出願国：外国  

　本発明に従って、半導体基板及び前記半導体基板上に誘電体層を介して形成された半導体層を有する複合基板を有し、前記半導体層内に複数個の素子領域が形成され、それらの各々が第一の導電型を有するソース領域及びドレイン領域を含み、前記複数個の素子領域を分離する素子分離膜の直下に形成された第二の導電型を有する不純物拡散領域を有する半導体デバイスが実現される。前記不純物拡散領域は、前記ソース領域及びドレイン領域とは反対の導電型を有し、寄生トランジスタの形成を妨げ、閾値電圧の低下を抑制する。本発明に係る半導体デバイスは、前記複合基板としてのSOI基板を準備する段階、前記複合基板上の素子分離領域として用いられる部分に開口部を有するマスクを作成する段階、前記マスクを素子分離膜及び素子領域の外周にある導電型を有する不純物拡散領域を作成するために用いる段階、及び、当該素子のソース及びドレインとして別の導電型を有する不純物拡散領域を作成する段階、によって生成される。

Semiconductor device having a projecting element region

T.Mizuno, Y.Ushiku, M.Yoshimi, M.Terauchi, S.Kawanaka

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特許番号/登録番号：U.S.Patent 5,844,278

出願国：外国  

　本発明に従って、投影された形状の半導体素子領域、前記半導体素子領域の上部及び側部表面にゲート絶縁膜を介して形成されたゲート電極、前記ゲート電極を挟んで前記素子領域の上部表面にチャネル領域を形成するように対向して形成されかつ第一の導電型を有するソース及びドレイン領域、を有する半導体デバイスが実現される。この際、前記投影された形状を有する半導体素子領域が、第二の導電型を有する不純物を、前記投影された形状を有する半導体素子領域の中央部のチャネル領域の表面よりも高い濃度で有している。

Insulated-gate transistor having narrow-bandgap-source

M.Yoshimi, S.Inaba, A.Murakoshi, M.Terauchi, N.Shigyo, Y.Matsushita, M.Aoki, T.Hamamoto, Y.Ishibashi, T.Ozaki, H.Kawaguchiya, K.Matsuzawa, O.Arisumi, A.Nishiyama

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特許番号/登録番号：U.S.Patent 5,698,869

出願国：外国  

　本発明は、半導体デバイス構造及び当該半導体デバイスを製造する方法を提供する。本発明に従って、MOSFET、MOSSIT、及びMISFETなどのゲート絶縁型トランジスタのドレイン崩壊電圧が向上されつつリーク電流が低減され、これらのトランジスタをスイッチングトランジスタとして利用するDRAMなどのメモリセルの保持特性が改善され、さらに、トランジスタのゲート酸化膜の信頼性が改善される。より詳細に述べれば、SOIゲート絶縁型デバイスのソース領域あるいはドレイン領域の内部に、Si_XGe_1-Xなどの狭いバンドギャップを有する領域が形成される。SOI層内の狭バンドギャップ半導体領域の位置及び割合、あるいは狭バンドギャップ半導体領域に起因する結晶格子不整合を補償するための不純物を適切に選択することにより、結晶欠陥の発生は抑制されうる。さらに、結晶欠陥が生成された場合においても、結晶欠陥によるリーク電流などのトランジスタあるいはメモリ特性への影響を抑制しうる構造が提供される。